vhdl12小时数字时钟设计
如何区分quartusii和ise？
如何区分quartusii和ise？
Quartus II 是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
ISE是使用XILINX的FPGA的必备的设计工具。目前官方提供下载的最新版本是14.4。它可以完成FPGA开发的全部流程，包括设计输入、仿真、综合、布局布线、生成BIT文件、配置以及在线调试等，功能非常强大。
ISE除了功能完整，使用方便外，它的设计性能也非常好，以ISE 9.x来说，其设计性能比其他解决方案平均快30%，它集成的时序收敛流程整合了增强性物理综合优化，提供最佳的时钟布局、更好的封装和时序收敛映射，从而获得更高的设计性能。
关于VHDL语言中使用EVENT属性的问题，高手请进？
EVENT是表示当一个事件发生了，但是VHDL里面要求必须说明到底发生了什么事，VHDL才能根据发生的事情 来做判断！你只给出了一个EVENT VHDL不知道是发生什么事情，所以它不能判断！！！ 换句通俗的话说，VHDL不支持无知的发生事件！
时钟变化有包括上升和下降，还有没变，if clkevent and clk1 表示上升
同样的 clkevent and clk0表示下降 再加个else 就表示没变化了
主存储器和辅助存储器的区别是什么？
1、主存储器是用来存储原始数据和运算结果的，需要长期保存，掉电后数据不会丢失。辅存储器是执行程序时的临时存储区，掉电后数据全部丢失。
2、主存储器存取速度快，但是容量小、价格贵。而辅存储器容量大、价格低，但是存取速度慢。
存储器单元实际上是时序逻辑电路的一种。按存储器的使用类型可分为只读存储器和随机存取存储器，两者的功能有较大的区别，因此在描述上也有所不同。存储器是许多存储单元的集合，按单元号顺序排列。每个单元由若干三进制位构成，以表示存储单元中存放的数值，这种结构和数组的结构非常相似，故在VHDL语言中，通常由数组描述存储器。构成存储器的存储介质主要采用半导体器件和磁性材料。